摘要：
√若.v源程序没有被修改，则不需要再次综合；√ImplementDesign比Synthesize花费的时间要长；√修改.cdc文件之后都需要重新ImplementDesign；1.用PlanAhead分配引脚时，发现有些引脚不存在，后来发现是因为芯片的封装设置不对，封装不同，引脚也会不同。Family：Virtex6；Device：XC6VLX240T；Package：FF1156；Speed：-1；Simulator：Modelsim-SEMixed2.修改了.cdc文件，用ChipScope重新加载，发现出错且没有修改后的信号。
基本步骤是：写完.v文件后开始综合Synthesize；然后打开PlanAhead-Post Synthesis分配引脚（会自动添加.ucf文件）；若要使用ChipScope，则New一个.cdc文件（ChipScope Definition and Connection File），Trigger Width用于设置共有几个被观察信号，Data Depth用于设置采集多少个点；然后就是Implement Design和Generate Programming File。
√若.v源程序没有被修改，则不需要再次综合；
√Implement Design比Synthesize花费的时间要长；
√修改.cdc文件之后都需要重新Implement Design；
1.用PlanAhead分配引脚时，发现有些引脚不存在，后来发现是因为芯片的封装设置不对，封装不同，引脚也会不同。Family：Virtex6；Device：XC6VLX240T；Package：FF1156；Speed：-1；Simulator：Modelsim-SE Mixed
2.修改了.cdc文件，用ChipScope重新加载，发现出错且没有修改后的信号。这是因为要用ChipScope查看芯片内的信号，需要在综合完的网表里插入用于采集数据的core，需查看的信号变了，我们就需要重新Implement Design、Generate Programming File、烧录程序。
3.若要复制Xilinx工程，只需以下文件即可，无需整个工程复制
.gise
.xise
.ucf
core相关
.ucf
.cdc