3-8 解码器设计,3-8译码器功能表

3-8 译码器的设计

摘要：

3-8根据解码器真值表创建项目中真值表的定义编译Verilog程序模块my3 _8；输入a；输入b；输入c；outputreg[7:0]输出；//定义8位位宽。always块中的任何赋值都必须定义为reg类型。设置引脚，SW0~SW2对应a~c，LED7~0对应out，单击完全编译按钮，打开电源链接开发板，单击编程器，然后烧录。由系统生成的软件文件写入开发板。

3-8 译码器真值表

3-8 译码器的设计第1张

创建工程

3-8 译码器的设计第2张

按照真值表定义编写Verilog程序

3-8 译码器的设计第3张

module my3_8(a,b,c,out);
input a;
input b;
input c;

output reg [7:0]out;//定义一个8位的位宽.只要是在always块中进行赋值的都要定义为reg类型。
always@(a,b,c)
begin
case ({a,b,c})//{}位为位拼接，将信号拼接成一个三位的信号
3'b000: out=8'b0000_0001;
3'b001: out=8'b0000_0010;
3'b010: out=8'b0000_0100;
3'b011: out=8'b0000_1000;
3'b100: out=8'b0001_0000;
3'b101: out=8'b0010_0000;
3'b110: out=8'b0100_0000;
3'b111: out=8'b1000_0000;
endcase
end
endmodule

编写testbench信号

3-8 译码器的设计第4张

`timescale 1ns/1ns
module my3_8_tb;
reg a,b,c;
wire [7:0] out ;

my3_8 u1(
.a(a),
.b(b),
.c(c),
.out(out));
initial begin
a=0;b=0;c=0;
#200;
a=0;b=0;c=1;
#200;
a=0;b=1;c=0;
#200;
a=0;b=1;c=1;
#200;
a=1;b=0;c=0;
#200;
a=1;b=0;c=1;
#200;
a=1;b=1;c=0;
#200;
a=1;b=1;c=1;
#200;
$stop;
end

endmodule