1、触发器，英文名trigger，可以简单的理解为： 就相当于是一个事件的触发装置，当满足了一定的事件触发条件后进行相应的操作 例如当复位set信号到来时，我们就让A<=B，这样一个系统就是一个触发器 下面是一个同步复位端的触发器： 其功能就是当clk触发条件到来时，把b的值传给a。 2、其实现verilog程序是： module test(c...
摘要: 本章我们介绍仿真环境搭建是基于ModelsimSE的。Modelsim有很多版本，比如说Modelsim-Altera，但是笔者还是建议大家使用Modelsim-SE，Modelsim-Altera实际是针对Altera 的OEM版本，它事先将Altera的一些IP核仿真库添加到了工具中，但功能上有一些缩减。而Modelsim-SE需要自己手动添加...
AT SPEED Test last_shift launch mode （低速测试） system_clock launch mode ( launch on capture) 1.at speed test structure and OCC Controller 2.OCC Controller 当使用set_dft_configuration...
Interface：SV中新定义的接口方式，用来简化接口连接，使用时注意在module或program之外定义interface，然后通过'include来添加进工程。 interface arb_if(input bit clk); //clk信号，一般单独拿出来 ...